【源码】基于Verilog的FPGA图像Canny边缘检测系统

项目简介

本项目运用Verilog语言，在Zedboard FPGA上达成了Canny边缘检测算法。边缘检测属于关键的图像分割技术，能够简化图像数据，降低后续分析处理的数据量。项目把存储于PC的输入图像传输到FPGA进行处理，处理后的输出图像可在VGA显示器上显示，借助FPGA的并行处理能力构建出适用于实时应用的高度流水线化图像处理架构。

项目的主要特性和功能

1. 实现Canny边缘检测算法，完整涵盖高斯滤波去噪、Sobel算子计算梯度、非极大值抑制、双阈值处理和滞后边缘跟踪这五个步骤。
2. 能够进行实时图像处理，凭借FPGA的并行处理能力，适用于对处理速度要求较高的场景。
3. 处理后的图像可直接在VGA显示器上显示，便于用户直观查看处理结果。
4. 采用IP化设计，将Canny边缘检测框架设计为IP，结合Xilinx的多个IP，构建完整的图像采集、处理和显示的块设计。

安装使用步骤

前提条件

用户已下载本项目的源码文件，且已安装Vivado软件和Vitis Unified Platform。

具体步骤

1. 在Vivado中创建新的项目，并把Verilog源码文件添加到项目里。
2. 依据项目中的块设计图，创建用于图像采集、处理和显示的块设计，添加所需的Xilinx IP，例如AXI DMA IP。
3. 对PL部分进行设计、综合和实现，生成比特流文件。
4. 在Vitis Unified Platform中编写C代码，用于控制PS部分（ARM Cortex - A9）。
5. 将生成的比特流文件下载到Zedboard FPGA的PL部分，运行PS控制代码。把输入图像从PC传输到Zedboard FPGA的外部DDR，即可在VGA显示器上看到处理后的图像。

下载地址

点击下载 【提取码: 4003】【解压密码: www.makuang.net】